Aplikasyon efikas nan siveyans an tan reyèl ak prediksyon SOC pou pake batri ityòm-ion

Résumé

Etid sa a fouye nan siveyans estati chaj ityòm-ion pil, ki enpòtan anpil pou sekirite ak efikasite nan jesyon enèji batri nan aplikasyon entegre. Konpreyansyon avèk presizyon estati chaj pil yo gen yon siyifikasyon desizif pou asire itilizasyon ak pèfòmans san danje yo. Ekip rechèch la devlope ak aplike yon algorithm obsèvatè ki baze sou filtè Kalman, ki te deplwaye sou Spartan 6 FPGA. Algorithm la ka byen estime eta a chaje nan batri a, menm si gen yon devyasyon ant valè inisyal la estime ak eta aktyèl la. Atik sa a patikilyèman mete aksan sou avantaj ki genyen nan FPGA nan òdinatè rapid, ki pèmèt FPGA sèvi kòm yon eleman esklav efikas nan sistèm jesyon batri (BMS), kontwole estati a chaje nan yon gwo kantite pil nan yon pri pi ba. Aplike obsèvatè sa a sou pri ki ba FPGA se yon gwo siyifikasyon pou diminye pri a nan sistèm jesyon batri nan aplikasyon pou tankou machin elektrik. Anplis de sa, modèl obsèvatè a te valide pou efikasite li atravè simulation solid ak tès an tan reyèl. Etid sa a pwopoze yon metòd efikas pou estime avèk presizyon estati chaj ityòm-ion pil, bay sipò solid pou jesyon efikas nan enèji batri nan divès aplikasyon.

1. Entwodiksyon

Enpòtans jesyon enèji ak estimasyon SOC:Jesyon enèji enpòtan anpil nan aplikasyon entegre, espesyalman aparèy ki mache ak pil, paske li afekte lavi batri a ak pèfòmans jeneral sistèm lan. Lityòm ion pil yo lajman itilize akòz dansite enèji segondè yo, pousantaj egzeyat pwòp tèt ou ki ba, ak lavi sik long. Pou asire sekirite ak efikasite nan sistèm ekipman pou pouvwa batri a, estimasyon egzat SOC esansyèl. Estimasyon ki pa kòrèk ka mennen nan surcharge, overdischarging, ak echèk twò bonè nan batri a. Sepandan, karakteristik ki pa lineyè ak ki varye tan nan pil ityòm-ion fè estimasyon SOC byen difisil, kidonk divès metòd estimasyon yo te pwopoze, ki gen ladan apwòch ki baze sou modèl ak done-kondwi.

Sistèm Jesyon Batri ak Metòd Estimasyon SOC

Sistèm Jesyon Batri (BMS) se yon eleman enpòtan nan yon pake batri, ki kontwole estati batri a ak kontwole pwosesis la chaje ak dechaje. Estimasyon SOC egzat se youn nan fonksyon kle li yo, ki ede optimize itilizasyon batri a, anpeche twòp chaj ak dechaj. Algorithm la bezwen satisfè gwo presizyon, solidite ak erè detèktè presizyon ki ba ak misestimation paramèt batri, ak kondisyon ki ba pouvwa enfòmatik. Modèl ak teknik estimasyon pou reyalize estimasyon SOC egzat gen ladan elektwochimik, sikwi ekivalan, ak metòd ki baze sou done. Modèl elektwochimik yo egzat men enfòmatik chè epi yo mande konesans espesyalize, pandan y ap metòd ki baze sou obsèvatè yo relativman senp epi yo gen bon presizyon.

Metòd estimasyon SOC yo divize an de kategori:estimasyon bouk louvri ak bouk fèmen. Metòd bouk louvri tankou konte Coulomb yo senp men mande pou premye konesans SOC, dinamik dousman, ak fyab pòv, pandan y ap metòd vòltaj sikwi louvri yo egzat men mande pou batri a rete san fè anyen konsa pou yon tan long. Metòd bouk fèmen yo sitou gen ladan Modèl Prediktif Kontwòl (MPC) ak metòd ki gen rapò ak li yo (tankou Filtè Kalman Pwolonje (EKF), Doub Filtè Kalman Pwolonje (DEKF), Adaptive Pwolonje Kalman Filter (AEKF), Adaptive Hybrid Algorithm (AMA), Obsèvatè Eta a, Obsèvatè Eta Pwolonje Jeneralize (GESO), Metòd Lojik Flou, ak Rezo Neural), tou kòm metòd tankou H-infini filtre, Sliding Mode Observer (SMO), metòd ki baze sou Particle Filter (PF), ak varyant Kalman Filter (tankou Unscented Kalman Filter (UKF) ak Sigma Point Kalman Filter (SPKF)).

Aplikasyon EKF ak FPGA nan estimasyon SOC:Gen plizyè metòd pou estimasyon SOC sou entènèt, ak obsèvatè eta yo (sitou EKF) popilè akòz solidite yo. Nan jesyon batri, algorithm rekursif EKF ka konbine modèl batri ak done mezi pou estime SOC. Sepandan, mete ann aplikasyon algoritm konplèks ak mikrokontwolè koute chè epi li ka pa apwopriye pou sistèm batri milti. Depans BMS (ki gen ladan siveyans ak balanse) ka rive nan 30% nan pri pake batri. Se poutèt sa, etid sa a konsantre sou kalkil rapid nan algorithm estimasyon SOC pou pil machin elektrik ak pil miltip nan seri lè l sèvi avèk jaden pwogramasyon pòtay etalaj (FPGAs). FPGA yo te pwouve yo dwe efikas nan jaden endistriyèl la. Objektif etid sa a se aplike yon obsèvatè ki baze sou algorithm EKF sou yon Spartan 6 FPGA ki pa koute chè ak efikas, ki ka korije premye estimasyon SOC ki pa kòrèk. Tan obsèvasyon rapid la ka reyalize obsèvasyon similtane plizyè pil ak menm FPGA, diminye pri BMS machin elektrik oswa lòt sistèm SOC batri ki bezwen kontwole. Chapit ki vin apre yo nan papye a pral prezante modèl batri ityòm-ion, konsepsyon obsèvatè, aplikasyon sou FPGA, simulation nan anviwònman Xilinx, rezilta eksperimantal, konklizyon rechèch ak travay nan lavni an sekans.

2. Chaje eta obsèvatè

Modèl batri

Gen divès metòd modèl pou reprezante avèk presizyon konpòtman dinamik selil elektwochimik yo. Malgre ke modèl elektwochimik ka ede predi pèfòmans batri ak konprann mekanis aje, yo mande pou premye ak kondisyon fwontyè nan batri a, epi yo konplèks enfòmatik epi yo pa apwopriye pou aplikasyon an tan reyèl. Se konsa, yon modèl senplifye ki baze sou sikwi ekivalan (EEC) te devlope, ki apwopriye pou pwofesyonèl ki pa elektwochimik epi fasil pou aplike an tan reyèl. Sepandan, fenomèn elektwochimik bezwen konsidere nan nivo batri a pou senplifye rekonesans modèl.

Modèl EEC yo itilize nan etid sa a gen ladan yon sous vòltaj sikwi louvri (OCV), yon rezistans R Ω ki reprezante fenomèn segondè frekans tankou elektwolit ak rezistans koneksyon, osi byen ke rezistans dinamik transfè chaj, ak yon sikwi paralèl R1C1 ki similye frekans ba. fenomèn difizyon. Pou senplifye kalkil an tan reyèl, yo itilize yon sèl sikwi RC pou simulation fenomèn difizyon ak yon peryòd echantiyon Te=0.1 segonn, ki ka inyore konpare ak peryòd echantiyon an akòz transfè chaj dinamik (apeprè 10ms). ). Ekwasyon eta modèl batri a pwolonje nan SOC jan yo montre nan fòmil 1:

(Kote Qnom se kapasite nominal la, V1 se vòltaj atravè sikwi R1C1, SOC se eta chaj, Ubat se vòltaj tèminal batri a), modèl batri eta disrè a pwolonje nan SOC jan yo montre nan fòmil 2:

Obsèvatè SOC ki baze sou filtè Kalman

SOC pa ka mezire dirèkteman, epi yo souvan itilize Filtè Kalman Pwolonje (EKF) pou rezoud pwoblèm sa a. Li mande pou yon modèl batri egzat ak kapasite pou estime SOC nan yon seri bri sèten. EKF inisyalize ak predi varyab eta yo nan yon tan espesifik echantiyon Te, lè l sèvi avèk yon ekwasyon eta modèl batri (Fòmil 1) ki gen ladan SOC pou prediksyon. Pèfòmans obsèvatè a depann de konfyans nan mezi a ak modèl, pran an kont modèl ensètitid wk ak vòltaj mezi ensètitid vk (Fòmil 3):

Sipoze yo se bri blan, bri Gaussian, epi yo gen yon mwayen zewo, yo enkli nan matris kovarians Q ak R nan eta a ak bri mezi, respektivman.

Akòz nonlinearite nan pwolonje modèl batri a nan SOC (tankou OCV gen rapò ak SOC), li nesesè pou linearize li lè w kalkile matris jakobiyen an nan chak tan echantiyon (Fòmil 4):

Linearize epi kalkile pwogrè Kalman (Fòmil 5):

Mete ajou matris kovarans (Fòmil 6):

Finalman, sèvi ak pi bon koreksyon pwogrè pou predi vektè eta a (Fòmil 7):

Paramèt EKF yo rezime nan tablo ki anba a.

3. FPGA aplikasyon

Konsepsyon achitekti FPGA:FPGA konsiste de resous pwosesis (tankou memwa, lojik, ak rejis, gwoupe nan diferan kalite blòk lojik) ak resous entèkonekte pwogramasyon. Lè pwogramasyon, li nesesè presize fonksyon yo nan blòk lojik yo ak òganize rezo a entèkonekte. Etid sa a konsantre sou achitekti sikwi pwogramasyon matris, ki gen blòk lojik yo nan yon estrikti rektangilè regilye epi yo konekte ak yon rezo routage (ki konsiste de chanèl orizontal ak vètikal) atravè pwen entèkoneksyon pwogramab. FPGA konpoze de pil debaz ki fèt anvan yo ak entèkoneksyon, epi itilizatè yo ka pwograme ak bati achitekti pyès ki nan konpitè espesifik ki satisfè kondisyon aplikasyon yo. Li montre gwo debi ak kapasite pwosesis latansi ki ba nan jaden endistriyèl la, ak fleksibilite li yo ka amelyore pèfòmans, diminye depans, epi gen évolutivité. Itilizasyon FPGA pou informatique paralèl configurable diminye tan ekzekisyon algorithm, men pwogramasyon mande pou optimize pwopriyete fizik, ki gen ladan pèfòmans algorithm tan / zòn ak seleksyon fòma done, pandan y ap kenbe presizyon debaz obsèvatè a.

Ekipman ak lojisyèl:Etid sa a gen pou objaktif pou aplike yon filtè Kalman pwolonje (EKF) pou estime eta chaj (SOC) nan yon pake batri nan yon sistèm an tan reyèl, lè l sèvi avèk platfòm pyès ki nan konpitè MicroAutoBox II (MABXII) dSPACE a, ki fyab ak solid pou konsepsyon pwototip. ak tès nan endistri otomobil la. Xilinx Spartan -6 FPGA (XC6SLX150) entegre li a gen gwo pèfòmans ak konsomasyon pouvwa ki ba (spesifikasyon kle yo montre nan Tablo 2), fè li apwopriye pou aplikasyon sa a. Obsèvatè SOC la aplike sou FPGA sa a epi teste SOC pil endividyèl yo nan yon pake batri ki gen 5 seri pil ityòm-ion ki konekte (paramèt pake batri: vòltaj nominal total 18V, vòltaj nominal yon sèl batri 3.6V, kapasite jeneral. nan 2.5Ah, lè l sèvi avèk Samsung 25R 18650 ityòm-ion batri, elektwòd pozitif se yon melanj de NCA ak NMC pwodui chimik, elektwòd negatif se grafit, paramèt modèl batri yo idantifye pa teknoloji titrasyon tanzantan aktyèl konstan GITT, jan yo montre nan Figi 4). Sipoze yon tanperati batri a 25 degre C ak paramèt konstan, algorithm EKF la devlope lè l sèvi avèk blòk Simulink (jan yo montre nan Figi 5) ak optimize pou pèfòmans ak itilizasyon resous atravè tiyo, multiplexage / plisman divizyon tan, ak presizyon Customized.

Teknoloji multiplexasyon divizyon tan:Pake batri ki anba etid la gen 5 seri pil ityòm-ion ki konekte, e gen de metòd pou estime SOC chak batri. Youn nan se devlope yon konsepsyon ak senk modèl batri, men akòz kondisyon resous segondè, li pa apwopriye pou aplikasyon an tan reyèl epi li mande pi chè ak resous rich FPGA. Dezyèm metòd la baze sou multiplexasyon divizyon tan (gade Figi 6), ak chak tan echantiyon Te '=0.02 segonn. Apre aktyèl pake batri a ak vòltaj batri yo nimerik pa MicroAutoBox DSP tablo ADC a, machin leta a voye done yo nan FPGA pou egzekite algorithm EKF la. Apre algorithm la fini, SOC estime ak korije, matris kovarian erè, ak vòltaj difizyon yo voye tounen nan DSP la. Efò ki vin apre yo pral konsantre sou verifye obsèvatè a atravè simulation, ki enpòtan anpil pou asire presizyon ak efikasite obsèvatè a anvan deplwaman sou FPGA.

4. Verifikasyon Xilinx nan obsèvatè yo

Pwosesis verifikasyon:Algorithm la valide lè l sèvi avèk yon bibliyotèk dèlko sistèm ki fèt espesyalman pou pwogram FPGA. Bibliyotèk sa a pèmèt pwogramasyon FPGA lè l sèvi avèk blòk Simulink, epi pwosesis done yo ka fè nan mòd pwen k ap flote oswa pwen fiks. Pi wo presizyon an, se pi gwo kondisyon resous FPGA yo. Pou balans presizyon rezilta yo ak itilizasyon resous yo, etid sa a te chwazi yon reprezantasyon ki siyen nan mòd pwen fiks, espesyalman fòma Fix32_16 (15 bit pou pati nonb antye relatif, 16 bit pou pati desimal, ak 1 bit pou siy) . Avantaj prensipal la nan sèvi ak bibliyotèk Xilinx sa a se fasilite aplikasyon li sou FPGA, san yo pa bezwen pwogram VHDL konplèks.

Evalyasyon pèfòmans ak rezilta yo

Pèfòmans obsèvatè a ki baze sou EKF evalye atravè koub aktyèl la nan aktyèl egzeyat 1C (2.5A). SOC aktyèl la inisyalize a 100%, epi inisyal valè SOC estimasyon SOC-0 la mete sou 0% (SOC-0 se yon paramèt reglabl ki ka reyalize yon pakèt domèn estimasyon inisyalizasyon SOC). Valè referans SOC la jwenn nan yon mèt koulomb inisyalize ak SOC inisyal kòrèk la ak kapasite nominal. Mete estimatè ki fèt la anba koub aktyèl egzeyat etap aktyèl 1C pou verifikasyon.

Rezilta yo montre ke byenke valè inisyal estime a diferan de valè inisyal SOC aktyèl la, SOC estime a toujou konvèje nan SOC aktyèl la nan batri a, ki endike ke obsèvatè EKF a ka korije estimasyon SOC pòv epi fè SOC estime a konvèje ak aktyèl la. valè. Sepandan, reprezantasyon pwen fiks yo itilize nan aplikasyon an limite kantite bit yo itilize, ki mennen ale nan erè estimasyon, ak erè yo ka akimile pandan pwosesis entegrasyon aktyèl la lè yo prevwa varyab eta yo, sa ki lakòz yon gwo seri erè ant valè estime yo ak valè aktyèl yo. . Sepandan, osi lontan ke erè a absoli se mwens pase 5%, filtè a konsidere kòm efikas epi li ka byen estime varyab eta yo.

5. an tan reyèl rezilta aplikasyon FPGA

Verifikasyon an tan reyèl (itilize done pre anrejistre):Anvan tès batri aktyèl la, simulation tès lè l sèvi avèk done aktyèl / vòltaj pre anrejistre nan batri a. Rezilta tès yo montre ke obsèvatè a gen bon pèfòmans an tan reyèl. Koub aktyèl la egzeyate ak yon etap aktyèl 1C (2.5A), epi SOC la inisyalize a 0%. Valè referans SOC la jwenn pa yon mèt koulonb inisyalize kòrèkteman. Konpare ak rezilta simulation Xilinx, pèfòmans obsèvatè a se menm jan an nan tou de ka yo, ak filtè Kalman aplike sou FPGA avèk siksè diminye erè ki genyen ant vòltaj la mezire ak vòltaj estime a, fè SOC la estime konvèje nan yon valè egzat ki pa ka. dwe mezire dirèkteman.

Obsèvatè verifikasyon eksperimantal

Tès batri sèl:Apre verifikasyon an tan reyèl lè l sèvi avèk done pre anrejistre, yo fè plis tès pandan egzeyat aktyèl batri a. Sèvi ak platfòm tès yo montre nan figi a, kouri obsèvatè a pandan w ap dechaje batri a pou evalye presizyon SOC estimasyon an. Lè yo jenere sik batman kè aktyèl la kòm valè mete pou chaj aktif pwogramasyon pou dechaje batri a, rezilta eksperimantal yo montre ke nan kòmansman sik aktyèl la, filtè a ka korije SOC inisyal la nan 0%. Kòm vòltaj la diminye, SOC la tou diminye, epi sistèm nan ka otomatikman korije li. Sepandan, gen osilasyon nan pwosesis estimasyon an, sitou akòz bri mezi Capteur, ki egzije yon filtè douser.

Tès pake batri:Kòm batri rechèch la konsiste de 5 pil ki konekte seri, yo bezwen devlope yon estimatè pou teste tout pake batri a. Lè yo enkòpore teknoloji multiplexing divizyon tan nan modèl filtè Kalman, yon sik batman aktyèl ki gen yon peryòd 3200s ak yon anplitid -2.5A yo pwodwi kòm valè aktif pwogramasyon chaj la pou batri. egzeyat. Rezilta yo montre ke obsèvatè a ka byen estime vòltaj la ak SOC nan chak batri nan tout pake batri a. Ki baze sou senk koub, SOC ak vòltaj chak batri ka detèmine, ki gen avantaj enpòtan konpare ak etid anvan yo ki sèlman estime vòltaj la an jeneral ak SOC nan pake batri a. Obsèvatè SOC la gen yon tan ekzekisyon 2.5 µ s ak yon peryòd echantiyon tipik 0.1 s. Chip Spartan 6 la gen ase tan pou fè plizyè estimasyon SOC epi obsève lòt eta (tankou tanperati entèn) nan yon peryòd echantiyon. Enplemantasyon FPGA a pa t 'konsome yon kantite siyifikatif resous, e malgre konpleksite nan pwogram nan, resous FPGA ki disponib yo pa te konplètman itilize.

6. Rezime

Nan domèn aplikasyon entegre, jesyon enèji enpòtan anpil pou optimize konsomasyon enèji ak pwolonje lavi batri a. Sa mande pou nou kapab byen kontwole estati chaje batri a. Etid sa a konsantre sou devlope yon obsèvatè eta pou estime vòltaj la ak estati chaj nan chak batri nan yon pake batri ityòm-ion. Obsèvatè a adopte algorithm filtraj Kalman apwopriye pou pil ityòm-ion epi li gen kapasite pou korije eta a chaje lè valè inisyal estime a pa konsistan avèk eta aktyèl la chaje. Aplikasyon an nan algorithm konplèks sa a sou yon pri ki ba Spartan 6 FPGA (pri pi ba pase 20 ero) te pwouve yo dwe trè efikas, ki kapab kontwole plizyè pil ansanm, kidonk diminye pri a nan sistèm jesyon batri.

Rezilta eksperimantal yo demontre ke obsèvatè a ka byen estime vòltaj ak chaje estati chak batri, demontre avantaj enpòtan konpare ak etid anvan yo ki te kapab sèlman estime vòltaj la ak estati chaje nan tout pake batri a. Tan nan ekzekisyon ki ba ak konsomasyon resous nan obsèvatè a fè li yon zouti pwisan pou siveyans an tan reyèl ak kontwòl nan pake batri ityòm-ion, apwopriye pou senaryo aplikasyon divès kalite. Malgre ke defi tankou bri done yo te rankontre pandan pwosesis aplikasyon an, pwoblèm sa yo ka efektivman adrese lè yo adopte teknik filtraj apwopriye asire presizyon nan rezilta yo. An jeneral, etid sa a te kontribye yon valè enpòtan nan jaden an nan sistèm jesyon batri ak louvri moute nouvo avni pou rechèch nan lavni.